[1] 学術論文
(1) 土屋，“ＳＯＩデバイスの展望”，応用物理，vol.66，no.11，pp.1191-1198，1997.
(2) H. Koizumi, M. Shimaya, and T. Tsuchiya, “Suppressing the Parasitic
Bipolar Action of SOI-MOSFETs by Using Back-Side Bias-Temperature Treatment”, Microelectron. Reliab.
Vol. 37, no. 10/11, pp. 1743-1746, 1997.
(3) T. Douseki, S. Shigematsu, J. Yamada, M. Harada, H. Inokawa, and T.
Tsuchiya, “A 0.5-V MTCMOS/SIMOX Logic Gate”, IEEE J. Solid-State Circuits, vol. 32, no.
10, pp. 1604-1609, 1997.
(4) Y. Kado, T. Ohno, M. Harada, K. Deguchi, and T. Tsuchiya, “An Ultralow Power CMOS/SIMOX Programmable Counter LSI”, IEEE J. Solid-State
Circuits, vol. 32, no. 10, pp. 1582-1587, 1997.
(5) T. Tsuchiya, T. Ohno, S. Tazawa, and M. Tomizawa, “Suppression of Parasitic
Bipolar Action and Improvement of Hot-Carrier Reliability in Fully-Depleted
Metal-Oxide-Semiconductor Field Effect Transistors on SIMOX Introducing
Recombination Centers near Source Junction", Jpn. J. Appl. Phys., Part I,
vol 36, no. 10, pp. 6175-6180, Oct. 1997.
(6) T. Douseki, M. Harada, and T. Tsuchiya, ”Ultra-Low-Voltage
MTCMOS/SIMOX Technology Hardened to Temperature Variation”, Solid-State Electronics,
vol. 41, no. 4, pp. 519-525, 1997.
(7) 土屋，“ＳＯＩ ＭＯＳＦＥＴ －低消費電力・高速向け将来デバイス－”，電子情報通信学会誌，vol.79，no.3，pp.246-249，1996年3月．
(8) S. Yasuda, Y. Ohtomo, M. Ino, Y. Kado, H. Inokawa, and T. Tsuchiya,
"A 4:1 MUX Circuit Using 1/4 Micron CMOS/SIMOX for High-Speed and
Low-Power Applications", Jpn. J. Appl. Phys. vol. 35,Part 1, no. 2B,
pp.902-905, Feb. 1996.
(9) S. Yasuda, Y. Ohtomo, M. Ino, Y. Kado, and T. Tsuchiya, “3-Gb/s CMOS
1:4 MUX and DEMUX ICs”, IEICE Trans. Electron., vol. E78-C, no. 12, pp.
1746-1753, 1995.
(10) T. Tsuchiya and T. Ohno, "New Hot-Carrier-Degradation Mode in
Thin-Film SOI MOSFETs”, IEEE Electron Device Lett., vol.16, no.10, pp.427- 429, Oct. 1995.
(11) N. Shimoyama and T. Tsuchiya, "Enhanced Hot-Carrier-Degradation in LDD MOSFETs under Pulsed Stress", IEEE Trans. Electron Devices, vol. 42, no.9, pp.1600-1604, Sep. 1995.
(12) T. Ohno, Y. Kado, M. Harada and T. Tsuchiya, "Experimental 0.25μm CMOS Process with
Novel Isolation Technique for Ultra-Thin-Film Fully-Depleted SIMOX
Devices", IEEE Trans. Electron Devices, vol.42, no.8, pp.1481-1486, Aug.
1995.
(13) T. Tsuchiya, "Reliability of Ultra-Thin SOI MOSFET's", Microelectronic
Engineering, vol. 28, pp.371-378, 1995.
(14) T. Tsuchiya, T. Ohno, Y. Kado and J. Kai, "Hot-Carrier-Injected Oxide Region in Front and Back Interfaces in Ultra-Thin (50 nm), Fully-Depleted, Deep-Submicron NMOS and PMOSFETs/SIMOX and Their Hot-Carrier Immunity", IEEE Trans. Electron Devices, vol.41, no.12, pp.2351-2356, Dec. 1994.
(15) N. Shimoyama, K. Machida, J. Takahashi, K. Murase, K. Minegishi and
T. Tsuchiya, "Enhanced Hot-Carrier Degradation due to Water Related
Components in TEOS/O3-Oxide and Water Blocking with ECR-SiO2 Film", IEEE Trans. Electron Devices, vol.40, no.9, pp.1682-1687, Sep. 1993.
(16) T. Tsuchiya, M. Harada, K. Deguchi and T. Matsuda, "Effects of
Synchrotron X-Ray Irradiation on Hot Carrier Reliability in Subquarter-Micrometer
NMOSFETs", IEICE Trans. on Electronics, vol.E76-C, no.4, pp.506-510,
Apr. 1993.
(17) T. Tsuchiya, Y. Okazaki, M.Miyake and T. Kobayashi,"New Hot-Carrier Degradation Mode and Lifetime Prediction Method in Quarter-Micron PMOSFET", IEEE Trans. Electron Devices, vol.39, no.2, pp.404-408, Feb. 1992.
(18) 土屋，“ホットキャリアによるＳｉ ＭＯＳデバイス特性の劣化機構”，
応用物理，vol.60, no.11, pp.1099-1106, 1991.
(19) T. Tsuchiya,"Trapped Electron and Generated Interface-Trap Effects
in Hot-Electron-Induced NMOSFET Degradation", IEEE Trans. Electron
Devices, vol.ED-34, no.11, pp.2291-2296, Nov. 1987.
(20) T. Tsuchiya, T. Kobayashi and S. Nakajima,"Hot-Carrier-Injected
Oxide Region and Hot-Electron Trapping as the Main Cause in Si NMOSFET
Degradation", IEEE Trans. Electron Devices, vol.ED-34, no.2, pp.386-391,
Feb. 1987.
(21) T. Tsuchiya and J. Frey,"Relationship Between Hot-Electrons/Holes
and Degradation of p- and n-Channel MOSFET's", IEEE Electron Device
Lett., vol.EDL-6, no.1, pp.8-11, Jan. 1985.
(22) T. Tsuchiya and S. Nakajima,"Emission Mechanism and Bias-Dependent
Emission Efficiency of Photons Induced by Drain Avalache in Si MOSFET",
IEEE Trans. Electron Devices, vol.ED-32, no.2, pp.405-412, Feb. 1985.
(23) T. Tsuchiya and S. Nakajima, "Miniaturization Degree of Dynamic
MOS RAM Cells with Readout Signal Gain", IEEE Trans. Electron Devices,
vol.ED-29, no.11, pp.1713-1717, Nov. 1982.
(24) T. Tsuchiya and M. Itsumi, "New Dynamic RAM Cell For VLSI Memories",
IEEE Electron Device Lett., vol.EDL-3, no.1, pp.7-10, Jan. 1982.
(25) F. Yanagawa, K. Kiuchi, T. Hosoya, T. Tsuchiya, T. Amazawa and T.
Mano, "A 1-μm Mo-Poly 64-Kbit MOS RAM", IEEE Trans. Electron
Devices, vol.ED-27, no.8, pp.1602-1606, Aug. 1980.
(26) T. Tsuchiya,"Tilt Angle and Mask Edge Angle Dependences of Lateral
Spread of Implanted Boron Ions under Mask Edge", J. Appl. Phys., vol.51,
no.11, pp.5773-5780, Nov. 1980.
(27) T. Itoh, T. Tsuchiya, and M. Takeuchi, “Carrier Compensation of
n-GaAs by Oxygen Ion Implantation”, Jpn. J. Appl. Phys., vol. 15, no. 11, pp.2277-2278, 1976.
[2] 国際会議
(1) Y. Sato, Y. Kado, T. Tsuchiya, T. Kosugi, and H. Ishii, "300 KG
Gate-Array LSI Using 0.25-μm Ultra-Thin-Film Fully-Depleted CMOS/SIMOX
with Tungsten-Deposited Source/Drain", Proc. Int'l SOI Conf., pp.
168-169, Oct. 1997.
(2) M. Urano, T. Douseki, T. Hatano, H. Fukuda, M.
Harada, and T. Tsuchiya, ”An Ultra-Low-Voltage MTCMOS/SIMOX Gate Array”, The 10th
Annual IEEE Int’l ASIC Conf., pp. 7-11, Sep. 1997.
(3) T. Douseki, Y. Tanabe, M. Harada, and T. Tsuchiya, “A 0.5V MTCMOS/SIMOX
Data-Storage Circuit for Power-Down Applications”, Proceedings the 8th
Int'l Symposium on Silicon-on-Insulator Tech. and Devices, the Electrochemical
Soc., vol.97-23, pp.378-383, 1997.
(4) T. Tsuchiya, ”Stability and Reliability of Fully-Depleted SOI MOSFET’s”,
SPIE Symp. on Microelectronic Manufacturing, vol. 2875, pp.16-27, 1996.
(Invited paper)
(5) S. Nakashima, T. Ohno, S. Nakamura, T. Ueki, Y. Kado, T. Tsuchiya,
T. Takeda, and T. Sakai, “Sacrificial Oxidation
Techniques of Top Si Layer to Reduce Source-To-Drain Leakage Current in 0.25-um
MOSFETs/SIMOX”, Proceedings 1996 IEEE Int’l SOI Conf., pp. 124-125, 1996.
(6) M. Harada, C. Yamaguchi, and T. Tsuchiya, “1-V Multigigahertz MOSFET
Amplifier with an On-Chip Inductor Fabricated on a SIMOX Wafer”, Int’l Conf. on Solid State Devices and Materials, Extended Abst., pp. 485-487,
1996.
(7) M. Ino, T. Tsuchiya, K. Takeya, and T. Sakai, “LSI Application of 0.25-um
CMOS/SIMOX Technology”, Int’l Conf. on Solid State Devices and Materials, Extended Abst., pp.482-484,
1996.
(8) H. Inokawa, Y. Okazaki, K. Nishimura, S. Date, T. Ishihara, T. Mizusawa,
M. Miyake, T. Kobayashi, and T. Tsuchiya,"Highly Robust 0.25-μm Single-poly-gate
CMOS with Inter-well Deep Trenches", Symp. on VLSI Technology, Tech. Dig.,
pp. 218-219, 1996.
(9) M. Harada, T. Douseki, and T. Tsuchiya,"Suppression of Threshold
Voltage Variation in MTCMOS/SIMOX Circuit Operating below 0.5V", Symp.
on VLSI Technology, Tech. Dig., pp. 96-97, 1996.
(10) K. Ikeda, Y. Okazaki, S. Nakayama, and T. Tsuchiya,"Water Re-absorption
into Hygroscopic Film in Interlayer Dielectrics and Its Impact on Hot-Carrier
Immunity", Symp. on VLSI Technology, Tech. Dig., pp. 116-117, 1996.
(11) H. Koizumi, M. Shimaya, and T. Tsuchiya,"Suppressing the Parasitic
Bipolar Action of Ultra-Thin SOI MOSFET's Using Back-Side-Bias-Temperature
Treatment", Proc. Int'l Reliability Phys. Symp., pp.27-32, 1996.
(12) M. Ino, H. Sawada, K. Nishimura, M. Urano, H. Sudo, S. Date, T. Ishihara,
T. Takeda, Y. Kado, H. Inokawa, T. Tsuchiya, Y. Sakakibara, Y. Arita, K.
Izumi, K. Takeya, and T. Sakai,"0.25μm CMOS/SIMOX Gate Array LSI", ISSCC Dig. of Technical Papers,
pp. 86-87, 1996.
(13) T. Douseki, S. Shigematsu, Y. Tanabe, M. Harada, H. Inokawa, and T.
Tsuchiya, "A 0.5V SIMOX-MTCMOS Circuit with 200ps Gate", ISSCC
Dig. of Technical Papers, pp. 84-85, 1996.
(14) Y. Kado, H. Inokawa, Y. Okazaki, T. Tsuchiya, Y. Kawai, M. Sato, Y.
Sakakibara, S. Nakayama, H. Yamada, M. Kitamura, S. Nakashima, K.Nishimura,
S. Date, M. Ino, K. Takeya, and T. Sakai,"Substantial Advantages of
Fully-Depleted CMOS/SIMOX Devices as Low-Power High-Performance VLSI Components
Compared with its Bulk-CMOS Counterpart", IEDM Tech. Dig., pp. 635-638,
1995.
(15) T. Ohno, M. Takahashi, A. Ohtaka, Y. Sakakibara, and T. Tsuchiya,
"Suppression of the Parasitic Bipolar Effect in Ultra-Thin-Film nMOSFETs/SIMOX
by Ar Ion Implantation into Source/Drain Regions", IEDM Tech. Dig.,
pp. 627-630, 1995.
(16) Y. Sato, T. Tsuchiya, T. Kosugi, and H. Ishii,"Characteristics
of 1/4-μm Gate Ultrathin-Film MOSFETs/SIMOX with Tungsten-Deposited Low-Resistance
Source/Drain", Proc. Int'l SOI Conf., pp. 28-29, Oct. 1995.
(17) S. Yasuda, Y. Ohtomo, M. Ino, Y. Kado, H. Inokawa, and T. Tsuchiya,
"A 4:1 MUX Circuit Using 1/4-Micron CMOS/SIMOX for High-Speed and
Low-Power Applications", International Conf. on Solid State Devices
and Materials, Extended Abstract, pp.1031-1032, 1995.
(18) Y. Kado, H. Inokawa, K. Nishimura, Y. Okazaki, M. Sato, T. Ohno, T.
Tsuchiya, M. Ino, K. Takeya, and T. Sakai, "Comparison of 1/4-Micron-Gate
Fully-Depleted CMOS/SIMOX and Bulk Gate Array for Low-Voltage, Low-Power
Application", International Conf. on Solid State Devices and Materials,
Extended Abstract, pp.572-574, 1995.
(19) Y. Kado, T. Ohno, Y. Sakakibara, Y. Kawai, E. Yamamoto, A. Ohtaka,
and T. Tsuchiya, "Dynamic Performance and Off-State Leakage Current
of 1/4-Micron-Gate Ultra-Thin CMOS/SIMOX Gate Array", IEDM Tech. Dig.,
pp.665-668, 1994.
(20) T. Tsuchiya, T. Ohno, and Y. Kado, "Present Status and Potential
of Subquarter-Micron Ultra-Thin-Film CMOS/SIMOX Technology", Proceedings
the 6th Int'l Symposium on Silicon-on-Insulator Tech. and Devices, the
Electrochemical Soc., vol.94-11, pp.401-412, 1994. (Invited
paper)
(21) T. Tsuchiya, T. Ohno, Y. Kado, and J. Kai, "Hot-Carrier-Induced
Degradation in Ultra-Thin, Fully-Depleted, Deep-Submicron nMOS and pMOS
SOI Transistors", Proceedings of IEEE Int'l Reliability Physics Symposium,
pp.57-64, 1994.
(22) Y. Kado, T. Ohno, M. Harada, K. Deguchi, and T. Tsuchiya, "Enhanced
Performance of Multi-GHz PLL LSIs Using Sub-1/4-Micron Gate Ultra-thin
Film CMOS/SIMOX Technology with Synchrotron X-Ray Lithography", IEDM
Tech. Dig., pp.243-246, 1993.
(23) S. Nakashima, M. Harada, and T. Tsuchiya, "Improvement of the Breakdown Field of SIMOX Buried Oxide Layers", Proc. of IEEE Int'l SOI Conference, pp.14-15, 1993.
(24) T. Ohno, Y. Kado, M. Harada and T. Tsuchiya, "A High-Performance
Ultra-Thin Quarter-Micron CMOS/SIMOX Technology", Symposium on VLSI
Technology, Tech. Digest, pp.25-26, 1993.
(25) N. Shimoyama and T. Tsuchiya, "AC Hot-Carrier-Degradation Mechanism
in LDDMOSFET's", 1992 SSDM, Extended Abstract, pp.518-520.
(26) N. Shimoyama, K. Machida, K. Murase and T. Tsuchiya, "Enhanced
Hot-Carrier Degradation due to Water in TEOS/O3-Oxide and Water Blocking
Effect of ECR-SiO2",1992 Symposium on VLSI Technology, Tech. Digest,
pp.94-95.
(27) T. Tsuchiya, M. Harada, K. Deguchi and M. Matsuda, "The Influence
of Synchrotron X-Ray Damage on Hot-Carrier-Induced Degradation in Subquarter-Micron
NMOSFETs", The International Conf. on Solid State Devices and Materials,
Extended Abstract, 1991.
(28) T. Tsuchiya, Y. Okazaki, M. Miyake and T. Kobayashi, "Hot-Carrier
Degradation Mode and Prediction Method of DC Lifetime in Deep-Submicron
PMOSFET", The Conf. on Solid State Devices and Materials, Extended
Abstract, pp.291-294, 1990.
(29) T. Tsuchiya, "A New Enhanced Degradation Phenomenon in MOSFETs
under AC Stress: The Effect of Band-To-Band Tunneling", 1989 Symposium
on VLSI Technology, Tech. Digest, pp.79-80.
(30) T. Tsuchiya, "Mechanism of Hot-Electron-Induced NMOSFET's Degradation",
1987 Symposium on VLSI Technology, Tech. Digest, pp.53-54.
(31) T. Tsuchiya, T. Kobayashi and S. Nakajima, "Hot Carrier Degradation
Mechanism in Si nMOSFETs", The Conf. on Solid State Devices and Materials,
Extended Abstract, pp.21-24, 1985.
(32) T. Tsuchiya and S. Nakajima, “Photon Emission Mechanism
in Si MOSFET”, Gordon Research Conf. On Metal-Insulator-Semiconductor Systems, Sep. 1984.
(33) T. Tsuchiya and S. Nakajima, "Novel High Alpha-Particle-Immunity
and High Density d-RAM Cell", The 13th Conf. on Solid State Devices,
Digest of Tech. Papers, pp.25-26, 1981, and Japanese J. of Applied Physics,
vol.21 Supplement 21-1, pp.79-84, 1982.
(34) F. Yanagawa, K. Kiuchi, T. Hosoya, T. Tsuchiya, T. Amazawa and T.
Mano, "A 1 um Mo-Gate 64-Kbit MOS RAM", 1979 IEDM, Tech. Digest,
pp. 362-365.
[3] 研究会、委員会等
(1) 土屋,，井野，“低消費電力･高速FD-CMOS/SIMOXデバイス”，日本学術振興会，超高集積化デバイス･システム第165委員会第4回研究会資料，pp.
9-16，1997年10月17-18日．
(2) 土屋，“CMOS/SIMOXデバイスによる高速･低消費電力化”，日本電子工業振興会
先端機能集積システム専門委員会，1997年1月17日．
(3) 小泉，嶋屋，土屋，“Back-Side Bias-Temperature (BSBT)処理によるSOI-MOSFETの特性改善”，第６回RCJ信頼性シンポジウム，1996年11月12日
(4) 道関，重松，田辺，原田，猪川，土屋，“0.5V動作MTCMOS/SIMOX回路”，電子情報通信学会，シリコン材料・デバイス研究会資料，SDM96-55，pp.41-46，1996.
(5) 沢田，井野，西村，首藤，山越，石原，門，土屋，“0.25μm CMOS/SIMOXゲートアレイLSI”，電子情報通信学会，シリコン材料・デバイス研究会資料，SDM96-47，pp.67-72，1996.
(6) 土屋，大野，田沢，富沢，“完全空乏型MOSFET/SIMOXの基板浮遊効果抑制策と信頼性”，電子情報通信学会，シリコン材料・デバイス研究会資料，SDM96-23，pp.53-59，1996.
(7) 佐藤，大野，土屋，小杉，石井，“極薄膜MOSFET/SIMOXのソース・ドレイン上に形成したW層の寄生バイポーラ効果への影響”，電子情報通信学会，シリコン材料・デバイス研究会資料，SDM95-266，pp.23-29，1996.
(8) 門，大野，猪川，中嶋，土屋，西村，伊達，井野，武谷，酒井，“完全空乏型CMOS/SIMOX素子の低電圧･低消費電力VLSI構成要素としての特長－同じスタンバイリーク電流レベルのバルクLSIとの性能比較－”，電気学会
電子デバイス研究会資料，EDD-96-64，pp.1-7，1996.
(9) 土屋，“微細デバイスにおけるホットキャリア効果”，２１世紀に向けた半導体技術問題研究会，1995年11月24日.
(10) 門，大野，榊原，河合，山本，土屋，“1/4ミクロンゲート極薄膜CMOS/SIMOXゲートアレイのダイナミック性能と消費電流特性”，電子情報通信学会，シリコン材料・デバイス研究会資料，SDM95-79，pp.63-68，1995.
(11) 安田，大友，井野，門，土屋，“3GHz CMOS MUX/DEMUX回路”，電子情報通信学会，集積回路研究会資料，ICD95-34，pp.23-30，1995.
(12) 土屋，大野，門，“サブクォータミクロン極薄膜CMOS/SIMOXデバイス技術”，電子情報通信学会，シリコン材料・デバイス研究会資料，SDM94-205，pp.1-8，1995.
(13) 土屋，“VLSIシステムとしてのSOI技術”，(財)日本電子工業振興協会 超集積先端システム専門委員会，1994年10月28日.
(14) 門，大野，原田，出口，土屋，“サブクォータミクロン極薄膜CMOS/SIMOX技術を用いたPLL･LSIの超高速･低消費電力性能”，電子情報通信学会，シリコン材料・デバイス研究会資料，SDM93-227，pp.57-62，1994.
(15) 大野，門，原田，土屋，“サブクォータミクロン極薄膜CMOS/SIMOXプロセス技術”，電子情報通信学会，シリコン材料・デバイス研究会資料，SDM93-225，pp.45-50，1994.
(16) 土屋，大野，門，“SOR光を用いた0.2μm級CMOS/SIMOXデバイス技術”，日本学術振興会第145，151合同委員会，1993年10月4日～5日.
(17) 土屋，”超微細ＭＯＳＦＥＴ用ゲート絶縁膜の諸問題”，日本電子工業振興協会，1993年1月18日
(18) 下山，高橋，町田，村瀬，峯岸，土屋，“TEOS/O3酸化膜中の水分によるホットキャリア耐性劣化とECR-SiO2膜を用いた劣化抑止法”，電子情報通信学会，シリコン材料・デバイス研究会資料，SDM92-33，pp.51-56，1992.
(19) 土屋，”ホットキャリア信頼性に及ぼすバックエンドプロセスの影響と信頼性作り込み技術”，電子情報通信学会，シリコン材料・デバイス研究会資料，SDM92-29，pp.23-30, 1992.
(20) 土屋，”超微細ＭＯＳＦＥＴにおけるホットキャリア効果”，電子情報通信学会，信頼性研究会資料，R90-7，pp.7-12，1990.
(21) 土屋，”ホットキャリア注入によるＭＯＳＦＥＴ特性の劣化機構”，電子情報通信学会，シリコン材料・デバイス研究会資料，SDM88-104，pp.13-18，1988.
(22) 土屋，中島，”新構造ダイナミックＭＯＳＲＡＭセル（ＤＳＣセル）”，電子通信学会，半導体トランジスタ研究会資料，SSD81-29，pp.23-29, 1981．
(23) 土屋，木内，”注入イオン横方向広がりに及ぼすオフ角度の効果”，電子通信学会，半導体トランジスタ研究会資料，SSD79-33，pp.45-52，1979.
[4] 学会講演会
(1) 道関，原田，土屋，“0.5V MTCMOS/SIMOX回路の動作マージン”，1997年電子情報通信学会総合大会，C-12-25，1997．
(2) 佐藤，土屋，“完全空乏型NMOSFET/SIMOXのしきい値電圧に及ぼすSi層厚さの影響”，第４４回応用物理関係連合講演会，28p-H-10，1997.
(3) 土屋，富沢，田沢，“完全空乏型SOI MOSFETにおけるインパクトイオン化による過渡現象”，第４４回応用物理関係連合講演会，28p-H-13，1997.
(4) 小泉，嶋屋，土屋，“バックサイドBTによるSOI-MOSFET寄生バイポーラ動作の抑制”，第５６回応用物理学会学術講演会，9aP-5，1996．
(5) 中嶋，中村，門，土屋，竹田，大野，植木，酒井，“0.25μmゲートMOSFET/SIMOXのソースドレイン間リーク電流の低減化犠牲酸化法”，第５６回応用物理学会学術講演会，9aP-3，1996．
(6) 中村，植木，中嶋，竹田，土屋，“0.25μm SIMOXにおけるMOSFETのソース･ドレインリーク解析”，第５６回応用物理学会学術講演会，9aP-2，1996．
(7) 佐藤，門，土屋，小杉，“極薄膜CMOS/SIMOXの拡散層シート抵抗がゲート遅延に及ぼす影響”，第５６回応用物理学会学術講演会，7pR-8，1996．
(8) 原田，道関，土屋，“MTCMOS/SIMOXにおける閾値電圧ばらつきの抑制”，第５６回応用物理学会学術講演会，7pR-6，1996.
(9) 土屋，佐藤，門，田沢，“完全空乏型MOSFET/SIMOXにおける短チャネル効果 －DIBL効果と基板浮遊効果－”，第５６回応用物理学会学術講演会，7pR-4，1996.
(10) 佐藤，土屋，小杉，石井，“ソース／ドレイン上に選択W層を形成した1/4ミクロン級極薄膜MOSFET/SIMOXの特性”，1996年電子情報通信学会総合大会，SC-7-6，1996.
(11) 大野，高橋，大高，榊原，土屋，“Arイオン注入による極薄膜nMOSFETs/SIMOXにおける寄生バイポーラ効果の抑制”，1996年電子情報通信学会総合大会，SC-7-5，1996.
(12) 門，猪川，土屋，河合，佐藤，榊原，中嶋，山田，北村，中山，西村，伊達，井野，武谷，酒井，“完全空乏型CMOS/SIMOX素子の低電圧・低消費電力型VLSI構成要素としての優位性”，1996年電子情報通信学会総合大会，SC-7-3，1996.
(13) 猪川，中山，土屋，“溝分離の導入による接合リーク電流の低減”，第４２回応用物理学関係連合講演会，27pN-16，1996．
(14) 原田，道関，土屋，“低電圧MTCMOSのためのCMOS/SIMOXデバイス技術”，第４２回応用物理学関係連合講演会，26pE-13，1996．
(15) 門，大野，西村，井野，土屋，“イオン注入で形成した再結合中心によるＳＯＩ ＭＯＳＦＥＴ基板浮遊効果の抑制
[III]
LSIへの適用”，第４２回応用物理学関係連合講演会，26pE-12，1996．
(16) 大野，高橋，土屋，“イオン注入で形成した再結合中心によるＳＯＩ ＭＯＳＦＥＴ基板浮遊効果の抑制
[II] Ar注入を用いた実験”，第４２回応用物理学関係連合講演会，26pE-11，1996．
(17) 土屋，大野，田沢，富沢，“イオン注入で形成した再結合中心によるＳＯＩ
ＭＯＳＦＥＴ基板浮遊効果の抑制 [I] 基本原理とシミュレーション”，第４２回応用物理学関係連合講演会，26pE-10，1996．
(18) 門，猪川，西村，岡崎，大野，土屋，井野，武谷，酒井，“1/4μm完全空乏型CMOS/SIMOX･LSIとバルクLSIの比較
－論理ゲート遅延及び寄生容量の電源電圧依存性－”，1995年電子情報通信学会ソサエティ大会，C-423，1995.
(19) 岡崎，山本，猪川，土屋，“CMP平坦化プロセスを採用したMOSFETのホットキャリア耐性評価”，第５６回応用物理学会学術講演会，27p-ZB-16，1995.
(20) 土屋，大野，甲斐，“薄膜SOI MOSFET特有の新たなホットキャリア劣化モード”，第５６回応用物理学会学術講演会，26a-ZW-8，1995.
(21) 佐藤，土屋，小杉，石井，“S/D上に選択W層を形成した極薄膜NMOSFET/SIMOX”，第５６回応用物理学会学術講演会，26a-ZW-4，1995.
(22) 門，大野，土屋，“完全空乏型CMOS/SIMOXインバータ回路における消費電力のダイナミック特性”，1995年電子情報通信学会総合大会，C-558，1995.
(23) 門，大野，河合，森本，大高，土屋，“クォータミクロン級CMOS/SIMOX LSIにおける論理ゲートの高速性能及び低エネルギー特性”，第５５回応用物理学会学術講演会，20p-MC-7，1994.
(24) 原田，土屋，“極薄膜SOIデバイスにおけるチャージポンピング法を用いた界面準位の評価”，第５５回応用物理学会学術講演会，19p-ZG-8，1994.
(25) 原田，土屋，“SOIデバイスのセルフヒーティングに対する埋め込み酸化膜薄膜化効果”，第４１回応用物理関係連合講演会，28p-ZG-6，1994.
(26) 佐藤，土屋，“表面チャネル型および埋込みチャネル型極薄膜p-MOSFET/SIMOXの基本特性”，第４１回応用物理関係連合講演会，28p-ZG-2，1994.
(27) 門，大野，原田，出口，土屋，“高品質SIMOX基板とSORリソグラフィを用いて試作したGHz帯PLL･LSIの性能”，1994年電子情報通信学会春季大会.
(28) 下山，町田，嶋屋，土屋，“層間絶縁膜からの水分によるホットキャリア耐性劣化機構の検討”，第５４回応用物理学会学術講演会，27a-ZV-6，1993
(29) 原田，門，土屋，“薄い埋め込み酸化膜を有する完全空乏型MOSFET/SIMOXにおけるバックゲート効果”，第５４回応用物理学会学術講演会，28p-ZV-5，1993.
(30) 佐藤，石井，門，土屋，“選択CVD Wを用いた極薄膜MOSFET/SIMOX”，第５４回応用物理学会学術講演会，28p-ZV-2，1993.
(31) 原田，土屋，”デュアルゲート完全空乏化ＭＯＳＦＥＴ／ＳＯＩのｇmに関する考察”，第４０回応用物理学関係連合講演会,，30a-ZT-1，1993．
(32) 藤永，土屋，“Si1-xGex上のSi表面に偏析したGeのエッチング除去効果”，第３９回応用物理関係連合講演会，1992.
(33) 下山，町田，村瀬，土屋，”ＴＥＯＳ／Ｏ３酸化膜中の水分によるホットキャリア耐性の劣化[2] ＥＣＲ－ＳｉＯ２膜による水分拡散の抑制効果とホットキャリア耐性の改善”，第３９回応用物理学関係連合講演会，30p-ZM-4, 1992．
(34) 下山，町田，村瀬，土屋，”ＴＥＯＳ／Ｏ３酸化膜中の水分によるホットキャリア耐性の劣化[1]”，第３９回応用物理学関係連合講演会，30p-ZM-3,
1992．
(35) 下山，窪田，土屋，”ＬＤＤＭＯＳＦＥＴのホットキャリア劣化領域の評価”，第５２回応用物理学会学術講演会，9a-SF-26, 1991.
(36) 原田，土屋，出口，松田，”ＳＯＲ光照射損傷に対するゲート酸化膜の薄膜化効果”，第３８回応用物理学関係連合講演会，30a-SY-10，1991．
(37) 土屋，岡崎，三宅，小林，”超微細ＭＯＳＦＥＴにおけるホットキャリア効果 －素子寿命の予測法－”，1990年電子情報通信学会春季全国大会シンポジウム，SC-9-4，pp.315-316．
(38) 土屋，川島，”ホット電子によるデバイス劣化のプロセス依存性”，第３４回応用物理学関係連合講演会予稿集，29p-D-11, 1987．
(39) 土屋，”界面準位発生のためのホット電子の臨界エネルギ［Ⅱ］”，第４５回応用物理学会学術講演会予稿集，29p-Q-2，1986．
(40) 土屋，江原，嶋屋，”ＭＯＳＦＥＴにおける放射線損傷とホット電子の複合効果”，第３３回応用物理学関係連合講演会予稿集，3p-Q-5，1986．
(41) 土屋，”界面準位発生のためのホット電子の臨界エネルギ”，第３３回応用物理学関係連合講演会予稿集，3p-Q-7，1986．
(42) 土屋，石橋，”ホット電子注入によるｇm劣化要因の実験的分析”，第４４回応用物理学会学術講演会予稿集，2p-X-5，1985．
(43) 土屋，中島，”ｎＭＯＳＦＥＴにおける基板内電子電流の発生機構”，第４２回応用物理学会学術講演会予稿集，25p-O-3, 1983．
(44) 土屋，中島，”ｎＭＯＳＦＥＴ／ＳＯＩの動的特性に及ぼすアバランシェ・ホールの残留効果”，第３０回応用物理学関係連合講演会予稿集，5a-O-1, 1983．
(45) 土屋，中島，”１ＴｒセルのメガビットＭＯＳ
ｄ－ＲＡＭへの適用性の検討”，昭和58年電子通信学会総合全国大会予稿集，p.2-298．
(46) 土屋，中島，木内，”新構造ダイナミックＭＯＳＲＡＭセル”，昭和56年電子通信学会半導体・材料部門全国大会予講集，p.67．
(47) 土屋，”マスク下に注入されたボロンイオン横方向広がり層の注入角度依存性”，第２７回応用物理学関係連合講演会予稿集，3a-C-1，1980．
(48) 土屋，橋本，細矢，木内，”Ｓｉゲート１μｍＭＯＳＦＥＴ構造の最適化”，昭和55年電子通信学会総合全国大会シンポジウム，S2-13，pp.253-254．
(49) 田沢，土屋，木内，”短チャネルＭｏゲートＦＥＴの特性(1) －メモリセル内ＦＥＴの設計－”，昭和55年電子通信学会総合全国大会シンポジウム，S2-12，p.252．
(50) 井上，土屋，木内，”チャネルドープ型１μｍＭＯＳＴの特性”，第３９回応用物理学会学術講演会予稿集，3a-T-6，1978．
(51) 土屋，木内，”ＭＯＳＴのSubthreshold特性(1)”，第３９回応用物理学会学術講演会予稿集，3a-T-2，1978．
(52) 土屋，木内，荒井，”ラテラル・チャネルドープ（ＬＣＤ）構造ＭＯＳＴの特性”，第２５回応用物理学関係連合講演会予稿集，27a-P-10，1978．
(53) 土屋，木内，荒井，”ラテラル・チャネルドープ（ＬＣＤ）構造ＭＯＳＦＥＴの特性”，電子通信学会半導体部門全国大会予稿集,p.107,1977．
[5] 社内報
(1) 土屋, 大野, 門, 中嶋, “0.25μm CMOS/SIMOXデバイス技術”, NTT R&D, vol. 46, no. 4, pp. 99-108, 1997.
(2) T. Tsuchiya, T. Ohno, Y. Kado, and S. Nakashima, “0.25 μm CMOS/SIMOX Device Technology”, NTT REVIEW, vol. 9, no. 4, pp.78-87, 1997.
(3) 佐藤, 土屋, 伊達, 井上,“CMOS/SIMOXメモリ用デバイス,プロセス技術”, NTT R&D, vol. 46, no. 10, pp.1079-1086, 1997.
